Les mémoires caches sont devenues au fils des années indispensables aux performances et à l'efficacité énergétique des processeurs. Les variations des temps d'accès (cache hit ou cache miss) inhérentes à ces mémoires peuvent malheureusement révéler des motifs d'accès mémoires et dans certains cas causer la fuite de données extrêmement critiques [1]. A titre d’exemple, les fameuses attaques Spectre et Meltdown qui ont marqué le début de l’année 2018 sont rendues possibles en partie par une vulnérabilité au niveau des caches.

Le CEA LETI et l’IRT Nanoelec à travers le projet Nanotrust repense la sécurité des processeurs et développe une architecture de processeur sécurisée basée sur le jeu d’instruction RISC-V. Durant un premier stage, une implémentation en VHDL d’une solution d’adressage dynamique du cache L1, brevetée par l’équipe Nanotrust, a été réalisée. Ainsi qu’une évaluation de performance de la même solution dans un simulateur RISCV Spike. Dans ce stage, qui constitue une continuité de ces travaux, l’accent sera mis sur l’évaluation de la sécurité de cette implémentation et la réalisation d’un démonstrateur qui scénarise une attaque de cache timing. Pour ce faire, le stage est organisé de la manière suivante :

• Prise en main de la solution d’adressage dynamique du cache L1 et son implémentation VHDL.
• Une réflexion sur l’optimisation de l’implémentation existante (debug, timing, surface, …).
• Interfaçage du module « secure cache » (cache + contremesure) avec un cœur RISC V.
• Evaluation des performances et de la sécurité de la solution cache L1 sécurisée.
• Réalisation d’un démonstrateur

Vous pouvez transmettre votre candidature directement à M. Mustapha EL MAJIHI: Mustapha.elmajihi@cea.fr

References
[1] HE, Zecheng et LEE, Ruby B. How secure is your cache against side-channel attacks?. In : Proceedings of the 50th Annual IEEE/ACM International Symposium on Microarchitecture. ACM, 2017. p. 341-353.