Le CEA LETI et l’IRT NanoELec à travers le projet Nanotrust repense la sécurité des processeurs pour les systèmes embarqués que l’on trouve dans l’IoT ou les CPS à travers la conception de processeurs intrinsèquement sécurisés basés sur l’architecture RISC-V.
Avec l’utilisation de filière toujours plus fine, en particulier avec des transistors ayant des tailles de grille inférieure à 10 nm, on commence à observer de plus en plus fréquemment des défaillances sur les mémoires SRAM. Elles se manifestent sous deux formes : l’apparition de fautes générées par les lectures et les écritures sur des données adjacences dans la matrice de mémorisation [1], mais aussi des phénomènes de rétention de données [2]. Ces effets indésirables ouvrent la porte à des problèmes de sécurité. L’enjeu est d’autant plus de taille que les SRAM sont utilisées dans la plupart des mémoires cache des processeurs. Il pourrait ainsi être possible de modifier des lignes de cache contenant des données ou des instructions sur lesquelles on n’a pas les droits et ainsi violer les principes d’isolation de processus.
Dans un premier temps le candidat caractérisera sur la base de l’état de l’art ces erreurs avec des matrices SRAM de FPGA. On verra ensuite comment elles sont transposables à des mémoires cache de processeurs. Il s’agira ensuite de déterminer comment on peut les exploiter et enfin d’essayer de trouver des contremesures à ces attaques.

Références
[1] Vilas Sridharan, Nathan DeBardeleben, Sean Blanchard, Kurt B Ferreira, Jon Stearley, John Shalf, and Sudhanva Gurumurthi. Memory errors in modern systems : the good, the bad, and the ugly. ACM SIGARCH Computer Architecture News, 43(1) :297–310, 2015.
[2] Joseph McMahan, Weilong Cui, Liang Xia, Jeff Heckey, Frederic T Chong, and Timothy Sherwood. Challenging on-chip sram security with boot-state statistics. In Hardware Oriented Security and Trust (HOST), 2017 IEEE International Symposium on, 101–105. IEEE, 2017